如何提升芯片投制设计

芯片设计的进度经常估不准，连带影响芯片的开发成本、芯片的上市时间、及上市后的销售。许多芯片投制商（ASIC Supplier）会用总项目管理数据库来估算芯片投制设计的进度。同时绝大多数的进度估算都认为，投制设计完成的时间取决于芯片设计的复杂度，而复杂度多以电路中的逻辑门数, 存储器位数, 和时钟频率等来衡量。

然而，有家无晶圆厂的芯片投制在2008年完成一份芯片投制设计项目的内部研究，该研究显示，芯片从交付netlist后开始进行投制设计，一直到产生GDSII数据库后完成设计，此一投制过程时间的长短，其实与交付netlist的芯片设计商之成熟度密切关连。

其交托的客户已归为一线、二线、三线，同时也依不同线别来列出其委托案的平均设计复杂度。由表中可知，同样的芯片投制商，同样从交付netlist到完成GDSII，一线委托案所需的时日能比二线快约50%，而能比三线快约*。所以，在此建议当修订原有的时程估算方法，过去仅以逻辑门数、存储器位数、时钟频率等技术复杂度的方式来估算芯片开制所需的时间，必须尝试调整成以业者一线、二线、三线等区别来推估开制时间。

不过，每家公司及其投制工程团队均有所不同，因此项目时程的修改、调整须以逐案、逐案累积而得的基础来评断，此亦成为一个有趣且值得深入探讨的议题，包括不同线别业者的前段设计时间，以及项目启动, 从接受初始netlist到GDSII完成的时间。